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  [组图]TMS320F2812的存储器、系统启动与中断、时钟(PLL)           ★★★ 【字体:
TMS320F2812的存储器、系统启动与中断、时钟(PLL)
作者:hot_zcy2…    文章来源:hot_zcy2012    点击数:    更新时间:2013-4-7    

一、TMS320F2812的存储器
TMS320F2812的片内存储器包括SARAM(18Kx16)、ROM(128Kx16)、FLASH(128Kx16)、OTP ROM(1K x 16),其中:
• On-Chip Memory
FlashDevices:Up to 128K x 16 Flash
(Four 8K x 16 and Six 16K x 16 Sectors)
– ROM Devices: Up to 128K x 16 ROM
– 1K x 16 OTP ROM
– L0 and L1: 2 Blocks of 4K x 16 Each
Single-Access RAM (SARAM)
– H0: 1 Block of 8K x 16 SARAM
– M0 and M1: 2 Blocks of 1K x 16 Each
SARAM
• Boot ROM (4K x 16)
– With Software Boot Modes
– Standard Math Tables
• External Interface (2812)
– Over 1M x 16 Total Memory
– Programmable Wait States
– Programmable Read/Write Strobe Timing
– Three Individual Chip Selects
下图为TMS320F2812的存储器映射图:


二、TMS320F2812的系统启动与中断
TMS320F2812的CPU能够支持一个不可屏蔽中断NMI和16个可屏蔽的中断INT1-INT14、RTOSINT和DLOGINT,TMS320F2812的CPU为了能够及时有效的处理好各个外设的中断请求,设计了一个专门处理外设中断的扩展模块,叫做外设中断控制器PIE,它能够对各种中断请求源做出判断以及相应的决策。PIE可以支持96个不同的中断,这些中断分成了12个组,每个组有8个中断,而且每个组都被反馈到CPU内核的12条中断线中的某一条上(INT1-INT12)。PIE目前只使用了96个中断中的45个,其他的等待将来的扩展功能。

PIE内部中断分布图

TMS320F2812的中断是3级中断机制,分别是外设级、PIE级以及CPU级。对于某一个具体的外设中断请求,任意一级的不许可,CPU最终都不会执行该外设中断
TMS320F2812的3级中断机制

PIE中断系统框图如下

三、TMS320F2812的时钟(PLL)

PLLCR Register Bit Definitions

Possible PLL Configuration Modes
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